module FADD(A,B,Cin,Sum,Cout);input A,B,Cin;output Sum,Cout;...endmodulemodule Test;...FADD M(C1,C2,C3,C4,C5);...endmodule答案是Cin(wire) Cout(wire/reg) C3(wire/reg) C5(wire)
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守著星空守著你
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verilog里一般不聲明輸出類型的話 默認是wire型的
如果你想在輸出處寄存一下：比如使用always語句，則必須聲明為reg類型
wire是線網，就是相當于實際中的連接線，你想assign的話就是直接連接，就是用wire型，他的值是隨時變化的。比如你想寄存一下，讓他在時鐘邊沿才變化就需要reg類型了
一只斗牛犬
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c3是reg型，你這個主函數是個testbench，子函數a，b，cin在testbench里面對應的測試信號是reg型，輸出sum，cout是wire型，你的答案是錯的，REG C1，C2,C3 ; WIRE C4,C5;
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