有四位前導碼，即前四位是連續1時從第五位開始串并轉換，共轉換3位功能仿真可以通過，時序仿真無結果，請高手們看看啊程序如下：module serial_in( input sys_clk,input sys_rst,input data_input_1,output reg [2:0] xlat_address_port_1);reg [2:0] shift_register;reg [2:0] count;reg [4:0] current_state, next_state;reg flag;parameter [4:0] s0=5'b00001, s1=5'b00010, s2=5'b00100, s3=5'b01000,s4=5'b10000;always @ (posedge sys_clk or negedge sys_rst)beginif(!sys_rst)begincurrent_state<=s0;endelse current_state<=next_state;endalways @ (current_state or data_input_1 or flag) beginnext_state=3'bxxx;case(current_state)s0: if(data_input_1==1)begin next_state=s1; end else begin next_state=s0; end s1: if(data_input_1==1)begin next_state=s2; end elsebegin next_state=s0; end s2: if(data_input_1==1)begin next_state=s3; end elsebegin next_state=s0; end s3: if(data_input_1==1)begin next_state=s4; end else begin next_state=s0; end s4: if(flag) begin next_state=s0; end else begin next_state=s4; end endcaseend always @ (posedge sys_clk or negedge sys_rst)beginif(!sys_rst)beginxlat_address_port_1<=3'b000;shift_register<=3'b0; count<=3'b0;flag<=0;endelse beginxlat_address_port_1<=3'b0;case(current_state)s0,s1,s2,s3: begin xlat_address_port_1<=3'b0; flag<=0; count<=3'b000; ends4: begincount<=count+3'b1;shift_register[0]<=data_input_1;shift_register[1]<=shift_register[0]; shift_register[2]<=shift_register[1]; if(count==3'b011)beginxlat_address_port_1[2:0]<=shift_register[2:0];flag<=1;endelsexlat_address_port_1<=3'b000; endendcaseendend endmodule就是狀態機出問題了 當四個前導碼識別后，不能按照設計進入s4狀態，也就是開始串并轉換狀態，請問大俠要怎么改動程序呢
2 回答
回首憶惘然
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感覺沒什么問題 我測試了下 輸入串碼1111 101
你可以用我的tb跑跑看
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module test_test();
reg sys_clk ;
reg sys_rst ;
reg data_input_1;
wire [2:0] xlat_address_port_1;
always #5 sys_clk = ~sys_clk;
initial begin
sys_clk = 1'b0;
sys_rst = 1'b0;
data_input_1 = 1'b0;
#10 sys_rst = 1'b1;
#5;
#10 data_input_1 = 1'b1;
#10 data_input_1 = 1'b1;
#10 data_input_1 = 1'b1;
#10 data_input_1 = 1'b1;
#10 data_input_1 = 1'b1;
#10 data_input_1 = 1'b0;
#10 data_input_1 = 1'b1;
#10 data_input_1 = 1'b0;
end
serial_in serial_in(
.sys_clk (sys_clk ),
.sys_rst (sys_rst ),
.data_input_1 (data_input_1 ),
.xlat_address_port_1 (xlat_address_port_1)
);
endmodule
侃侃爾雅
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這種情況一般都是狀態機出問題了
data_input_1信號在在S3的情況下過早為0,會導致current_state不能進入S4狀態.data_input_1必須值到下一個時鐘周期開始時也為1,保證next_state最終為S4,這樣才能在上升沿加載到current_state寄存器中,因此這個設計對于前導碼之后第1位為0是失效的,第一位為1則可以運行,你可以做個實驗驗證一下.
解決方案:用個寄存器先對輸入信號同步采樣一下.
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