對于繪制硬件圖時如何解釋阻塞和非阻塞分配，我有些困惑。我們是否必須推斷出非阻塞分配會給我們一個寄存器？那么根據此陳述c <= a+b ，c將是注冊權，而不是a和b？module add (input logic clock, output logic[7:0] f); logic[7:0] a, b, c; always_ff @(posedge clock) begin a = b + c; b = c + a; c <= a + b; end assign f = c; endmodule
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慕森王
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傳統的Verilog智慧全都錯了。使用阻塞分配給局部變量沒有問題。但是，切勿將阻塞分配用于同步通信，因為這是不確定的。
時鐘總是塊內的非阻塞分配將始終根據語義來推斷觸發器。
時鐘內的阻塞分配是否始終阻塞會觸發觸發器，這完全取決于其使用方式。如果可以在分配變量之前讀取該變量，則將推斷出一個觸發器。否則，這就像一個臨時變量，它將導致一些組合邏輯。
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